VLSI Design — последовательные логические схемы MOS

Логические схемы делятся на две категории — (а) комбинированные цепи и (б) последовательные цепи.

В комбинационных цепях выход зависит только от состояния последних входов.

В последовательных цепях выход зависит не только от последних входов, но и от состояния более ранних входов. Последовательные схемы содержат элементы памяти.

Последовательные цепи бывают трех типов:

Бистабильный — Бистабильные схемы имеют две устойчивые рабочие точки и будут в любом из состояний. Пример — ячейки памяти, защелки, триггеры и регистры.

Моностабильные. Моностабильные схемы имеют только одну стабильную рабочую точку, и даже если они временно возмущены до противоположного состояния, они вовремя вернутся к своей стабильной рабочей точке. Пример: таймеры, генераторы импульсов.

Нестабильный — схемы не имеют стабильной рабочей точки и колеблются между несколькими состояниями. Пример — Кольцевой генератор.

CMOS логические схемы

SR Latch на основе NOR Gate

Если установленный вход (S) равен логике «1», а вход сброса равен логике «0». тогда на выходе Q будет установлен логический «1» . В то время как  overlineQ

$\ overline {Q}$ принуждается к логике «0» . Это означает, что фиксатор SR будет установлен независимо от его предыдущего состояния.

Точно так же, если S равно «0», а R равно «1», выход Q будет принудительно установлен в «0», а  overlineQ

$\ overline {Q}$ — «1» . Это означает, что защелка сбрасывается независимо от ее ранее удержанного состояния. Наконец, если оба входа S и R равны логике «1», тогда оба выхода будут вынуждены к логике «0», что противоречит комплементарности Q и  overlineQ

$\ overline {Q}$.

Следовательно, эта входная комбинация не допускается при нормальной работе. Таблица истинности SR Latch на основе NOR приведена в табл.

Защелка CMOS SR на основе затвора NOR показана на рисунке ниже.

Если S равно V _OH, а R равно V _OL , оба параллельно подключенных транзистора M1 и M2 будут включены. Напряжение на узле  overlineQ

$\ overline {Q}$ примет логически низкий уровень V _OL = 0.

В то же время оба M3 и M4 выключаются, что приводит к появлению высокого логического напряжения V _OH в узле Q. Если R равно V _OH, а S равно V _OL , M1 и M2 выключаются и M3 и M4 включены.

SR Latch на основе NAND Gate

Блок-схема и схема уровня затвора SR-защелки на основе NAND показаны на рисунке. Маленькие кружки на входных клеммах S и R означают, что схема реагирует на активные входные сигналы низкого уровня. Таблица истинности защелки SR на основе NAND приведена в таблице.

Если S переходит в 0 (в то время как R = 1), Q поднимается высоко, вытягивая  overlineQ

$\ overline {Q}$ низко, и защелка переходит в состояние Set

S = 0, тогда Q = 1 (если R = 1 )

Если R становится равным 0 (в то время как S = 1), Q поднимается высоко, вытягивая  overlineQ

$\ overline {Q}$ низко, и фиксатор сбрасывается

R = 0, тогда Q = 1 (если S = 1 )

Удержание требует, чтобы и S, и R были высокими. Если S = ​​R = 0, то вывод не разрешен, так как это приведет к неопределенному состоянию. CMOS SR Latch на базе NAND Gate показан на рисунке.

Истощение нагрузки nMOS SR Latch на основе NAND Gate показано на рисунке. Операция аналогична защелке CMOS NAND SR. Реализация схемы CMOS имеет низкое рассеивание статической мощности и высокий запас по шуму.

CMOS логические схемы

Clocked SR Latch

На рисунке показана защелка SR на основе NOR с добавленными часами. Защелка реагирует на входы S и R только при высоком уровне CLK.

Когда CLK низкий, защелка сохраняет свое текущее состояние. Обратите внимание, что Q меняет состояние —

• Когда S повышается во время положительного CLK.
• На переднем крае CLK после изменений в S & R в течение низкого времени CLK.
• Положительный сбой в S, пока CLK высокий
• Когда R повышается во время положительного CLK.

Реализация CMO AOI тактового SR-защелки на основе NOR показана на рисунке. Обратите внимание, что требуется только 12 транзисторов.

• Когда CLK низкий, два последовательных терминала в N-дереве N открыты, и два параллельных транзистора в дереве P включены, таким образом сохраняя состояние в ячейке памяти.

• Когда часы высокие, схема становится просто защелкой CMOS на основе NOR, которая будет реагировать на входы S и R.

Когда CLK низкий, два последовательных терминала в N-дереве N открыты, и два параллельных транзистора в дереве P включены, таким образом сохраняя состояние в ячейке памяти.

Когда часы высокие, схема становится просто защелкой CMOS на основе NOR, которая будет реагировать на входы S и R.

Clocked SR Latch на основе NAND Gate

Схема реализована с четырьмя вентилями NAND. Если эта схема реализована с CMOS, то для нее требуется 16 транзисторов.

• Защелка реагирует на S или R, только если CLK высокий.
• Если и входные сигналы, и сигналы CLK имеют высокий активный уровень: то есть выход Q защелки будет установлен, когда CLK = «1» S = «1» и R = «0»
• Аналогично, защелка будет сброшена, когда CLK = «1,» S = «0» и

Когда CLK низкий, защелка сохраняет свое текущее состояние.

Замкнутый JK Latch

На рисунке выше показана защелка JK с синхронизацией, основанная на вентилях NAND. Недостаток SR-защелки состоит в том, что, когда S и R высоки, его выходное состояние становится неопределенным. Защелка JK устраняет эту проблему, используя обратную связь от вывода к вводу, так что все входные состояния таблицы истинности допустимы. Если J = K = 0, защелка сохранит свое текущее состояние.

Если J = 1 и K = 0, фиксатор будет установлен на следующем положительном фронте тактового сигнала, т.е. Q = 1,  overlineQ

$\ overline {Q}$ = 0

Если J = 0 и K = 1, фиксатор будет сброшен на следующем положительном фронте тактового сигнала, то есть Q = 1 и  overlineQ

$\ overline {Q}$ = 0.

Если J = K = 1, защелка переключится на следующем положительном фронте часов

Работа синхронизированной защелки JK суммирована в таблице истинности, приведенной в таблице.

J

К

Q

S

р

Q

операция

Внедрение CMOS D Latch

Защелка D обычно реализуется с помощью переключателей затвора передачи (TG), как показано на рисунке. Вход TG активируется с помощью CLK, а петля обратной связи с защелкой TG активируется с помощью CLK. Вход D принимается, когда CLK высокий. Когда CLK становится низким, входная цепь разомкнута, и защелка устанавливается с предыдущими данными D.