Комбинационные логические схемы или логические схемы, которые выполняют логические операции с несколькими входными переменными и определяют выходы как булевы функции входов, являются основными строительными блоками всех цифровых систем. Мы рассмотрим простые конфигурации схем, такие как вентили NAND и NOR с двумя входами, а затем расширим наш анализ до более общих случаев структур с несколькими входами.
Далее логические схемы CMOS будут представлены аналогичным образом. Мы подчеркнем сходства и различия между логикой истощения нагрузки nMOS и логическими схемами CMOS и укажем на преимущества вентилей CMOS на примерах. В своей наиболее общей форме комбинационная логическая схема или логический элемент, выполняющий булеву функцию, может быть представлена как система с несколькими входами и одним выходом, как показано на рисунке.
Напряжения узлов, связанные с потенциалом земли, представляют все входные переменные. При использовании соглашения о положительной логике булево (или логическое) значение «1» может быть представлено высоким напряжением VDD, а булево (или логическое) значение «0» может быть представлено низким напряжением 0. Выход Узел нагружен емкостью C L , которая представляет собой совокупные емкости паразитного устройства в цепи.
CMOS логические схемы
CMOS Два входа NOR Gate
Схема состоит из параллельно соединенной n-сети и последовательно соединенной дополнительной сети. Входные напряжения V X и V Y подаются на затворы одного nMOS и одного pMOS-транзистора.
Когда один или оба входа высоки, т.е. когда n-сеть создает проводящий путь между выходным узлом и землей, p-сеть обрезается. Если оба входных напряжения низки, т.е. n-сеть отключена, то p-сеть создает проводящий путь между выходным узлом и напряжением питания.
Для любой данной комбинации входов структура дополнительной цепи такова, что выход подключен либо к V DD, либо к земле через тракт с низким сопротивлением, а путь постоянного тока между V DD и землей не установлен для любых комбинаций входов. Выходное напряжение CMOS, два входных затвора NOR получат низкое логическое напряжение V OL = 0 и высокое логическое напряжение V OH = V DD . Уравнение порогового напряжения переключения V th дается выражением
Vth left(NOR2 right)= fracVT,n+ frac12 sqrt frackpkn left(VDD− left|VT,p right| right)1+ frac12 sqrt frackpkn
Компоновка CMOS 2-входной NOR Gate
На рисунке показан пример компоновки затвора CMOR с 2 входами NOR с использованием однослойного металла и однослойного поликремния. Особенности этого макета —
- Отдельные вертикальные полилинии для каждого входа
- Отдельные активные формы для N и P устройств соответственно
- Металлические автобусы ходовые горизонтальные
Диаграмма привязки для затвора CMOS N0R2 показана на рисунке ниже; который напрямую соответствует макету, но не содержит информации W и L. Области диффузии изображены прямоугольниками, металлические соединения и сплошные линии и круги, соответственно, представляют контакты, а заштрихованные полосы представляют столбцы поликремния. Стик-диаграмма полезна для планирования оптимальной топологии топологии.
CMOS с двумя входами NAND Gate
Принципиальная схема двух входных затворов CMOS NAND приведена на рисунке ниже.
Принцип работы схемы является двойным по сравнению с КМОП с двумя входами или без операции. N-сеть, состоящая из двух последовательно соединенных nMOS-транзисторов, создает проводящий путь между выходным узлом и землей, если оба входных напряжения имеют высокий логический уровень. Оба параллельно подключенных pMOS-транзистора в p-net будут отключены.
Для всех остальных комбинаций входов, один или оба транзистора pMOS будут включены, а сеть p-net отключена, создавая тем самым путь тока между выходным узлом и напряжением источника питания. Порог переключения для этого затвора получается как —
Vth left(NAND2 right)= fracVT,n+2 sqrt frackpkn left(VDD− left|VT,p right| right)1+2 sqrt frackpkn
Особенности этого макета следующие —
- Одиночные линии поликремния для входов проходят вертикально по активным областям N и P.
- Отдельные активные фигуры используются для построения как устройств nMOS, так и обоих устройств pMOS.
- Шина питания проходит горизонтально через верх и низ макета.
- Выходные провода проходят горизонтально для легкого подключения к соседней цепи.
Сложные логические схемы
Комплексный логический элемент с нагрузкой истощения NMOS
Для реализации сложных функций нескольких входных переменных базовые структурные схемы и принципы проектирования, разработанные для NOR и NAND, можно распространить на сложные логические элементы. Возможность реализации сложных логических функций с использованием небольшого количества транзисторов является одной из наиболее привлекательных особенностей логических схем nMOS и CMOS. Рассмотрим в качестве примера следующую булеву функцию.
overlineZ=P left(S+T right)+QR
Комплексный логический элемент с понижающей нагрузкой nMOS, используемый для реализации этой функции, показан на рисунке. На этом рисунке левая ветвь драйвера nMOS из трех транзисторов драйвера используется для выполнения логической функции P (S + T), а правая ветвь выполняет функцию QR. Соединяя две ветви параллельно и помещая нагрузочный транзистор между выходным узлом и напряжением питания V DD , мы получаем заданную комплексную функцию. Каждая входная переменная назначается только одному драйверу.
Проверка топологии схемы дает простые принципы проектирования нисходящей сети —
- Операции ИЛИ выполняются драйверами, подключенными параллельно.
- Операции AND выполняются драйверами, подключенными последовательно.
- Инверсия обеспечивается характером работы схемы MOS.
Если в цепи, реализующей функцию, все входные переменные имеют высокий логический уровень, отношение эквивалентных драйверов (W / L) в нисходящей сети, состоящей из пяти транзисторов nMOS, равно
fracWL= frac1 frac1 left(W/L right)Q+ frac1 left(W/L right)R+ frac1 frac1 left(W/L right)P+ frac1 left(W/L right)S+ left(W/L right)Q
Комплекс CMOS Logic Gates
Реализация n-сети, или нисходящей сети, основана на тех же базовых принципах проектирования, которые использовались для комплексной логической схемы с понижающей нагрузкой nMOS. Подтверждающая сеть pMOS должна быть двойной сетью сети n-net.
Это означает, что все параллельные соединения в сети nMOS будут соответствовать последовательному соединению в сети pMOS, а все последовательные соединения в сети nMOS соответствуют параллельному соединению в сети pMOS. На рисунке показана простая конструкция двойного графа p-net (подтягивающий) из графа n-net (нисходящий).
Каждый управляющий транзистор в ниспадающей сети обозначен символом ai, а каждый узел — вершиной на ниспадающем графике. Затем новая вершина создается внутри каждой ограниченной области в графе вытягивания, и соседние вершины соединяются ребрами, которые пересекают каждое ребро в графе раскрытия только один раз. Этот новый график показывает подтягивающую сеть.
Техника размещения с использованием метода графа Эйлера
На рисунке показана реализация CMOS сложной функции и ее схема с произвольным упорядочением шлюза, что дает очень неоптимальную компоновку для шлюза CMOS.
В этом случае разделение между столбцами поликремния должно обеспечивать разделение между диффузией и диффузией. Это, безусловно, потребляет значительное количество дополнительной площади кремния.
Используя путь Эйлера, мы можем получить оптимальное расположение. Путь Эйлера определяется как непрерывный путь, который пересекает каждое ребро (ветвь) графа ровно один раз. Найдите путь Эйлера как в графе ниспадающего дерева, так и в графе ниспадающего дерева с одинаковым порядком входов.